Diseño Lógico: Fundamentos en Electrónica Digital – H. A. Flórez Fernández – 1ra Edición

Introducción
Glosario
Capítulo 1. Sistemas Numéricos
1.1 Sistema Decimal
1.2 Sistema Binario
1.3 Sistema Octal
1.4 Sistema Hexadecimal
1.5 Código Bcd
1.6 Código Gray
1.7 Conversión Entre Sistemas
1.7.1 Conversión Decimal-Binario
1.7.2 Conversión Binario-Decimal
1.7.3 Conversión Decimal-Octal
1.7.4 Conversión Octal-Decimal
1.7.5 Conversión Decimal-Hexadecimal
1.7.6 Conversión Hexadecimal-Decimal
1.7.7 Conversión Binario-Octal
1.7.8 Conversión Octal-Binario
1.7.9 Conversión Binario-Hexadecimal
1.7.10 Conversión Hexadecimal-Binario
1.8 Complemento A 1 Y Complemento A 2
1.8.1 Complemento A 1
1.8.2. Complemento A 2
1.9 Operaciones Aritméticas De Diferentes Sistemas
1.9.1 Suma En Binario
1.9.2 Suma En Octal
1.9. 3 Suma En Hexadecimal
1.9.4 Resta En Binario
1.9.5 Resta En Octal
1.9.6 Resta En Hexadecimal
1.9.7 Multiplicación En Binario
1.9.8 División En Binario
Ejercicios Propuestos
Diseño Lógico - Héctor A. Flórez Fernández
Capítulo 2. Compuertas Lógicas
2.1 Compuerta Not
2.2 Compuerta And
2.3 Compuerta Or
2.4. Compuerta Nand
2.5 Compuerta Nor
2.6 Compuerta Or Exclusiva
2.7 Compuerta Nor Exclusiva
2.8. Implementación Mediante Compuertas Lógicas
Ejercicios Propuestos
Capítulo 3. Álgebra De Boole
3.1 Operaciones Booleanas
3.1.1 Adición Booleana
3.1.2 Multiplicación Booleana
3.2 Leyes Del Álgebra De Boole
3.2.1 Ley Conmutativa
3.2.2 Ley Asociativa
3.2.3 Ley Distributiva
3.3 Reglas Del Álgebra De Boole
3.4 Teoremas De Demorgan
3.4.1 Aplicación De Los Teoremas De Demorgan
3.5 Simplificación Mediante El Álgebra De Boole
3.6 Mapas De Karnaugh
3.6.1 Mapa De Karnaugh De Tres Variables
3.6.2 Mapa De Karnaugh De Cuatro Variables
3.6.3 Minimización De Suma De Productos Mediante Un Mapa De
Karnaugh
3.6.4 Simplificación De Suma De Productos Mediante El Mapa De
Karnaugh
3.6.5 Simplicación De Suma De Productos Usando Tabla De Verdad
3.6.6 Condiciones Indiferentes O Valores No Importa
Ejercicios Propuestos
Capítulo 4. Lógica Combinacional
4.1 Sumador Básico
4.2 Sumador Completo
4.3 Sumador Binario En Paralelo
4.4 Restador De 4 Bits
4.5 Comparadores
4.6 Conversores De Código
4.6.1 Conversor Binario-Gray
4.6.2 Conversor Binario-Bcd
4.7 Decodificadores
4.7.1 Decodificador 2-4
4.7.2 Decodificador 3-8
4.7.3 Decodificador Manejador
4.8 Codificadores
4.8.1 Codificador Decimal Bcd
4.8.2 Codificador Decimal Bcd Con Prioridad
4.9 Demultiplexores
4.10 Multiplexores
4.10.1 Multiplexor 4-1
4.10.2 Multiplexor Cuádruple 2-1
Ejercicios Propuestos
Capítulo 5. Elementos Básicos De Almacenamiento
5.1 Latches
5.1.1 Latch S-R
5.1.2 Latch S R
5.1.3 Circuito Antirrebote
5.1.4 Latch S-R Con Habilitación
5.1.5 Latch D Con Habilitación
5.2 Flip-Flops
5.2.1 Detector De Flancos
5.2.2 Flip-Flop D
5.2.3 Flip-Flop J-K
5.2.4 Flip-Flop J-K Con Entradas Asíncronas
5.3 Temporizador 555
5.3.1 Temporizador 555 Configurado Como Aestable
5.4 Divisor De Frecuencia
Ejercicios Propuestos
Capítulo 6. Contadores
6.1 Contador Asíncrono
6.1.1 Contador Asíncrono Binario De 2 Bits
6.1.2 Contador Asíncrono Binario De 4 Bits
6.1.3 Contador Asíncrono Bcd
6.1.4 Contador Asíncrono Binario De 4 Bits Descendente
6.1.5 Contador Asíncrono Binario De 4 Bits Ascendente / Descendente
6.2 Contador Síncrono
6.2.1 Contador Síncrono Binario De 2 Bits
6.2.2 Contador Síncrono Binario De 4 Bits
6.3 Contador Síncrono Ascendente Descendente
6.4 Diseño De Contadores Síncronos
6.5 Contadores En Cascada
Ejercicios Propuestos
Capítulo 7. Registros
7.1 Registros Con Entrada Y Salida En Paralelo
7.2 Registros De Desplazamiento Con Entrada Y Salida En Serie
7.3 Registros De Desplazamiento En Cascada
Diseño Lógico - Héctor A. Flórez Fernández
Ejercicios Propuestos
Capítulo 8. Memorias
8.1 Lectura Y Escritura
8.1.1 Operación De Escritura
8.1.2 Operación De Lectura
8.2 Memorias De Sólo Lectura Rom
8.2.1 Rom Básica
8.2.2 Prom
8.2.3 Eprom
8.2.4 Uvprom
8.2.5 Eeprom
8.3 Memorias De Acceso Aleatorio Ram
8.3.1 Arquitectura De Ram Estática (Sram)
8.4 Expansión De Memorias
8.4.1 Expansión De Longitud De Palabra
8.4.2 Expansión De Capacidad De Almacenamiento O Tamaño
Ejercicios Propuestos
Bibliografía
Infografía
Índice De Figuras
Figura 2.1 Símbolo De La Compuerta Not
Figura 2.2 Funcionamiento De La Compuerta Not
Figura 2.3 74ls04 Compuerta Not
Figura 2.4 Símbolo De La Compuerta And
Figura 2.5 Funcionamiento De La Compuerta And
Figura 2.6 74ls08 Compuerta And De Dos Entradas
Figura 2.7 74ls11 Compuerta And De Tres Entradas
Figura 2.8 Símbolo De La Compuerta Or
Figura 2.9 Funcionamiento De La Compuerta Or
Figura 2.10 74ls32 Compuerta Or De Dos Entradas
Figura 2.11 Símbolo De La Compuerta Nand
Figura 2.12 Funcionamiento De La Compuerta Nand
Figura 2.13 74ls00 Compuerta Nand De Dos Entradas
Figura 2.14 74ls10 Compuerta Nand De Tres Entradas
Figura 2.15 Símbolo De La Compuerta Nor
Figura 2.16 Funcionamiento De La Compuerta Nor
Figura 2.17 74ls02 Compuerta Or De Dos Entradas
Figura 2.18 74ls27 Compuerta Nor De Tres Entradas
Figura 2.19 Símbolo De La Compuerta Xor
Figura 2.20 Funcionamiento De La Compuerta Xor
Figura 2.21 74ls86 Compuerta Xor De Dos Entradas
Figura 2.22 Símbolo De La Compuerta Xnor
Figura 2.23 Implementación De La Compuerta Xnor
Figura 2.24 Funcionamiento De La Compuerta Xnor
Figura 2.25 74ls266 Compuerta Xnor De Dos Entradas
Figura 2.26 Implementación Mediante Compuertas Lógicas
Figura 3.1 Ley Conmutativa De La Adición Booleana
Figura 3.2 Ley Conmutativa De La Multiplicación Booleana
Figura 3.3 Ley Asociativa De La Adición Booleana
Figura 3.4 Ley Asociativa De La Multiplicación Booleana
Figura 3.5 Ley Distributiva Booleana
Figura 3.6 Equivalencias Del Teorema De Demorgan
Figura 3.7 Implementación De Simplificación Mediante Álgebra De Boole
Figura 4.1 Sumador Básico
Figura 4.2 Sumador Completo
Figura 4.3 Diagrama En Bloques De Sumador En Paralelo De 4 Bits
Figura 4.4 74ls283 Sumador En Paralelo De 4 Bits
Figura 4.5 Complemento A 1 Y Suma Para La Resta Binaria
Figura 4.6 Restador De 4 Bits
Figura 4.7 Comparador De Dos Cantidades De Dos Bits
Figura 4.8 74ls85 Comparador De Dos Cantidades De Cuatro Bits
Figura 4.9 Conversor Binario Gray
Figura 4.10 Conversor Binario Bcd En Discreto
Figura 4.11 Conversor Binario Bcd Con Sumador
Figura 4.12 Decodificador 2-4
Figura 4.13 74ls139 Decodificador 2-4
Figura 4.14 Decodificador 3-8
Figura 4.15 74ls138 Decodificador 3-8
Figura 4.16 Display 7 Segmentos
Figura 4.17 74ls47 Decodificador Manejador Ánodo Común
Figura 4.18 Implementación Decodificador Manejador Ánodo Común
Figura 4.19 74ls147 Codificador Decimal Bcd De Prioridad
Figura 4.20 Multiplexor 4-1 En Discreto
Figura 4.21 74ls153. Multiplexor 4-1
Figura 4.22 Multiplexor 2-1 De 4 Bits En Discreto
Figura 4.23 74ls157. Multiplexor 2-1 De 4 Bits
Figura 5.1 Latch S-R
Figura 5.2 Funcionamiento De Latch S-R
Figura 5.3 Latch S R
Figura 5.4 Funcionamiento De Latch S R
Figura 5.5 Circuito Antirrebote
Figura 5.6 Latch S-R Con Habilitación
Figura 5.7 Latch D
Figura 5.8 Detector De Flancos
Figura 5.9 Simbología De Circuito Con Entrada De Reloj
Figura 5.10 Flip-Flop D
Diseño Lógico - Héctor A. Flórez Fernández
Figura 5.11 Flip-Flop J-K
Figura 5.12 Símbolo Del Flip-Flop J-K
Figura 5.13 Flip-Flop J-K Con Entradas Asíncronas
Figura 5.14 Símbolo Del Flip-Flop J-K Con Entradas Asíncronas
Figura 5.15 Diagrama De Temporizador 555
Figura 5.16 Diagrama De Temporizador 555 Configurado Como Aestable
Figura 5.17 Divisor De Frecuencia
Figura 6.1 Contador Asíncrono De 2 Bits
Figura 6.2 Contador Asíncrono De 4 Bits
Figura 6.3 Contador Asíncrono Bcd
Figura 6.4 Contador Asíncrono De 4 Bits Descendente
Figura 6.5 Contador Asíncrono De 4 Bits Ascendente Descendente
Figura 6.6 Contador Síncrono De 2 Bits
Figura 6.7 Contador Síncrono De 4 Bits
Figura 6.8 Contador Ascendente Descendente De 3 Bits
Figura 6.9 Contador Síncrono Código Gray De 4 Bits
Figura 6.10 Contador Síncrono Código Gray De 4 Bits Con Visualización
Figura 6.11 74ls190. Contador Síncrono Decimal Asc/Des Con Carga En Paralelo
Figura 6.12 74ls190. Contador En Cascada Módulo 100
Figura 7.1 Movimientos De Datos En Un Registro
Figura 7.2 Registro Con Entrada Y Salida En Paralelo
Figura 7.3 Registro De Desplazamiento Hacia La Izquierda
Figura 7.4 Registro De Desplazamiento Hacia La Derecha
Figura 7.5 Registro De Desplazamiento En Cascada
Figura 8.1 Diagrama En Bloques De Una Memoria
Figura 8.2 Ilustración De Operación De Escritura
Figura 8.3 Ilustración De Operación De Lectura
Figura 8.4 Tipos De Memorias Rom
Figura 8.5 Tipos De Memorias Ram
Figura 8.6 Memoria Prom 32 X 8
Figura 8.7 Expansión De Longitud De Palabra En Memoria Prom A 32 X 16
Figura 8.8 Memoria Ram 1kb X 8
Figura 8.9 Expansión De Longitud De Palabra En Memoria Ram A 1kb X 16
Figura 8.10 Expansión De Tamaño En Memoria Prom A 64 X 8
Figura 8.11 Expansión De Tamaño En Memoria Ram A 2kb X 8
Tabla 1.1 Código Binario De 2 Bits
Tabla 1.2 Código Binario De 3 Bits
Tabla 1.3 Equivalencias Entre Sistemas
Tabla 1.4 Código Bcd
Tabla 1.5 Código Gray
Tabla 1.7 Equivalencias Binario - Hexadecimal
Tabla 2.1 Tabla De Verdad De La Compuerta Not
Tabla 2.2 Tabla De Verdad De La Compuerta And De Dos Entradas
Tabla 2.3 Tabla De Verdad De La Compuerta And De Tres Entradas
Tabla 2.4 Tabla De Verdad De La Compuerta Or De Dos Entradas
Tabla 2.5 Tabla De Verdad De La Compuerta Or De Tres Entradas
Tabla 2.6 Tabla De Verdad De La Compuerta Nand De Dos Entradas
Tabla 2.7 Tabla De Verdad De La Compuerta Nand De Tres Entradas
Tabla 2.8 Tabla De Verdad De La Compuerta Nor De Dos Entradas
Tabla 2.9 Tabla De Verdad De La Compuerta Nor De Tres Entradas
Tabla 2.10 Tabla De Verdad De La Compuerta Xor De Dos Entradas
Tabla 2.11 Tabla De Verdad De La Compuerta Xor De Tres Entradas
Tabla 2.12 Tabla De Verdad De La Compuerta Xnor De Dos Entradas
Tabla 2.13 Tabla De Verdad De La Compuerta Xnor De Tres Entradas
Tabla 3.1 Reglas De La Suma Booleana
Tabla 3.2 Reglas De La Multiplicación Booleana
Tabla 3.3 Reglas Del Álgebra De Boole
Tabla 3.4 Tabla De Verdad Del Primer Teorema De Demorgan
Tabla 3.5 Tabla De Verdad Del Segundo Teorema De Demorgan
Tabla 3.6 Simplificación Mediante Mapa De Karnaugh Y Tabla De Verdad
Tabla 3.7 Simplificación De Mapa De Karnaugh Con Valores No Importa
Tabla 4.1 Tabla De Verdad De Sumador Básico
Tabla 4.2 Tabla De Verdad De Sumador Completo
Tabla 4.3 Tabla De Verdad Para El Complemento De La Resta Binaria
Tabla 4.4 Tabla De Verdad De Conversor Binario-Gray
Tabla 4.5 Tabla De Verdad De Conversor Binario-Bcd
Tabla 4.6 Tabla De Verdad Del Decodificador 2
Tabla 4.7 Tabla De Verdad Del Decodificador 3
Tabla 4.8 Tabla De Verdad De Un Decodificador Manejador Ánodo Común
Tabla 4.9 Tabla De Verdad De Un Codificador Decimal Bcd
Tabla 4.10 Tabla De Verdad De Un Codificador Decimal Bcd Con Prioridad
Tabla 4.11 Tabla De Verdad De Un Multiplexor 4-1
Tabla 4.12 Tabla De Verdad De Un Multiplexor 2-4 De 4 Bits
Tabla 5.1 Tabla De Verdad De Latch S-R
Tabla 5.2 Tabla De Verdad De Latch S R
Tabla 5.3 Tabla De Verdad De Latch S-R Con Habilitación
Tabla 5.4 Tabla De Verdad De Latch D
Tabla 5.5 Tabla De Verdad De Flip-Flop D
Tabla 5.6 Tabla De Verdad De Flip-Flop J-K
Tabla 6.1 Tabla De Secuencia De Contador Asíncrono De 2 Bits
Tabla 6.2 Tabla De Secuencia De Contador Asíncrono De 4 Bits
Tabla 6.3 Tabla De Secuencia De Contador Asíncrono Bcd De 4 Bits
Tabla 6.4 Tabla De Secuencia De Contador Asíncrono De 4 Bits Descendente
Tabla 6.5 Tabla De Control Para Contador Asíncrono Ascendentedescendente
Tabla 6.6 Tabla De Secuencia De Contador Asíncrono De 4 Bits Ascendentedescendente
Tabla 6.7 Tabla De Secuencia De Contador Asíncrono De 4 Bits Ascendentedescendente
Tabla 6.8 Tabla De Secuencia De Contador Código Gray
Tabla 6.9 Tabla De Transición De Estados Del Flip-Flop J-K